Verilog HDL基本语法学习视频教程

    |     2015年12月17日   |   编程建站开发   |     0 条评论   |    5858

Verilog HDL是一种硬件描述语言(HDL:Hardware Description Language),以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能。

Verilog HDL和VHDL是世界上最流行的两种硬件描述语言,都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司开发。本教程主要介绍了Verilog HDL 基本语法,如:常用Verilogy语法:模块的结构、数据类型、运算符与表达式、赋值语句和块语句、条件语句、循环语句、生成语句、结构说明、任务和函数说明语句、常用的系统任务、调试用的系统任务、常用编译预处理语句等,由广州周立功单片机科技有限公司录制。

Verilog的设计初衷是成为一种基本语法与C语言相近的硬件描述语言。这是因为C语言在Verilog设计之初,已经在许多领域得到广泛应用,C语言的许多语言要素已经被许多人习惯。一种与C语言相似的硬件描述语言,可以让电路设计人员更容易学习和接受。不过,Verilog与C语言还是存在许多差别。另外,作为一种与普通计算机编程语言不同的硬件描述语言,它还具有一些独特的语言要素,例如向量形式的线网和寄存器、过程中的非阻塞赋值等。总的来说,具备C语言的设计人员将能够很快掌握Verilog硬件描述语言。

Verilog HDL教程目录如下

Verilog HDL 基本知识0
Verilog HDL 基本语法1:常用Verilogy语法:模块的结构、数据类型、运算符与表达式
Verilog HDL 基本语法2:条件语句、循环语句、生成语句
Verilog HDL 基本语法3:结构说明、任务和函数说明语句、常用的系统任务
Verilog HDL 基本语法4:调试用的系统任务、常用编译预处理语句

链接: http://pan.baidu.com/s/1hrosdcK 密码: avd6

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